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华邦CPU编程器仿真器设计
- 华邦CPU编程器仿真器设计-Winbond CPU Programming Design Simulation
embedded_risc
- 一个嵌入式RISC CPU 的Verilog 设计源码，可综合。内含详细的设计文挡。-an embedded RISC CPU design Verilog source code can be integrated. Detailed design containing the text block.
CPU_design
- 一个简单指令的cpu设计。 可以实现4个指令的的运算。-a simple instructions cpu design. 4 can be achieved directive arithmetic.
complexcpu_design
- 主要介绍一个很好的设计思想，介绍复杂cpu设计的框图。-introduces a very good design, introduced cpu design of complex diagram.
TMS320C54x DSP 的cpu和外围设备
- 针对在FPGA中实现FIR滤波器的关键--乘法运算的高效实现进行了研究，给了了将乘法化为查表的DA算法，并采用这一算法设计了FIR滤波器。通过FPGA仿零点验证，证明了这一方法是可行和高效的，其实现的滤波器的性能优于用DSP和传统方法实现FIR滤波器。最后介绍整数的CSD表示和还处于研究阶段的根据FPGA实现的要求改进的最优表示。-view of the FPGA FIR filters achieve the key -- the multiplication Efficient Implem
数字系统设计教程4_9
- vhdl的几个编程，4位除法器的设计和原理说明，还有8位CPU设计-VHDL programming, the four division and the design principle that there are eight CPU Design
CPU卡的接口特性传输协议与读写程序设计
- 介绍ISO7816－4及中国金融集成电路（IC）卡规范所规定的T=0协议的CPU卡与终端之间的接口特性和传输协议，及以C51语言设计的CPU卡复位、下电及读写程序。 -introduced ISO7816-4 and China's financial IC (IC) card, which is the T = 0 agreement the CPU card and the interface between terminals and transmission characte
riscdesign
- 一个非常简单的cpu设计的原代码,是用verilog编写的-a very simple cpu design of the original code, was prepared by the Verilog
MON51W_E58
- 串口的仿真功能 完全支持 单步不支持 串口中断 用户可以使用 用户不能使用 定时器2 不占用 使用 P0,P2 口仿真 完全仿真 只能用作总线 89C52等嵌入式CPU仿真 支持 不支持 系统使用CPU 双CPU设计 单CPU 占用用户堆栈 2个字节 6个字节 I/O引脚占用 一条(p3.5) 两条(p3.0,p3. -the simulation function fully supports single-step support in
CPU
- CPU VHDL based design
mul_cycle_cpu_1
- 多周期CPU设计详细代码及在ISE下面的仿真(Multi cycle CPU design detailed code and simulation)
CPU
- 简单的CPU设计,使用VHDL 和 quartus ii 设计的cpu(a simply cpu design, vhdl quartus ii ,dsg gs h srh rsh rsh srjh srh)
CPU源代码分析Linux移植
- CPU源代码分析与芯片设计及Linux移植,系统底层代码移植的好书籍，有需要的可以参考(CPU source code analysis and chip design and Linux transplantation, the system's underlying code transplant good books, there is a need for reference)
实验7.2——多级流水CPU设计
- 当时的课程设计，16位多级无cache流水cpu的源码(Curriculum design at that time, 16 multi-level non cache flow CPU source code)
cpu_2013
- 简化的16位的cpu的设计，有缓冲器，指令存储器，数据存储器等基本模块组成(The simplified 16 bit CPU design consists of a buffer, instruction memory, data memory and other basic modules)
CPU
- 设计实现cpu，组成合理计算机系统,从硬件到软件，统统自己动手(Design and implement CPU, make up a reasonable computer system)
CPU接口
- 单片CPU接口设计 端口定义： mbeb：接口类型定义，1为intel模式，0为moto模式 wr_rwb:intel模式下，低电平为写有效；moto模式下，低电平为写有效，高电平为读有效； rd_eb：intel模式下，低电平为读有效；moto模式下，高电平为读允许； a：地址输入，（5:0） d：双向数据总线，（7:0） rd：低电平内部电路读有效 wr：低电平内部电路写有效 add：内部电路读写地址 mbd_in:cpu写入内部寄存器的数据（7:0） mbd_out:
Final_final_test
- 五级流水CPU设计 流水线是数字系统中一种提高系统稳定性和工作速度的方法，广泛应用于高档CPU的架构中。根据MIPS处理器的特点，将整体的处理过程分为取指令（IF）、指令译码（ID）、执行（EX）、存储器访问（MEM）和寄存器会写（WB）五级，对应多周期的五个处理阶段。一个指令的执行需要5个时钟周期，每个时钟周期的上升沿来临时，此指令所代表的一系列数据和控制信息将转移到下一级处理。(Five level flow CPU design)
mips-cpu-master
- CPU设计，已通过模拟，有需要的自行下载吧(CPU design has been simulated)
单周期CPU实验报告
- 单周期CPU的设计思路(包含数据通路、指令集、信号的设计)(Design Ideas of Single Cycle CPU)